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64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
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  • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable

    商品の詳細:

    起源の場所: 中国
    ブランド名: Leeman
    証明: UL CE ROHS ISO2000 ETL SGS SAA Fcc EMC
    モデル番号: PH3 RGB LEDのパネル

    お支払配送条件:

    最小注文数量: 1単位か1 PCS
    価格: Negotiation (Good price)
    パッケージの詳細: カートン箱か木の場合
    受渡し時間: 1〜3営業日
    支払条件: L/C、T/T、ウェスタン・ユニオン、Paypalのクレジット カード、MoneyGramの査証、マスターカードの現金
    供給の能力: 1 ヶ月あたりの 50,000 単位
    今すぐお問い合わせ
    詳細製品概要
    モジュールのサイズ: 160x160か320x160または256x256または192x192または256x128 解決: 32x32ピクセル64x32ピクセル
    明るさ: 2500nitsより多く 入力電圧: DC5V
    スキャン タイプ: 1/2か1/4か1/8か1/16または1/32Scan 新しい率: ≥ 2400Hz
    LED 型: SMD2121 SMD3528 SMD3535 SMD2727 SMD5050 MTTF: >100,000 時間

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    私の最も最近のプロジェクトはBeagleBoneの黒および32×32 RGB LEDのマトリックスを運転するのにXilinxスパルタ式の6 LX9 FPGAを使用します。

     

     

    このプロジェクトは私が32×32 RGB LEDsのマトリックスの涼しく、興味深いパターンを表示することを可能にします。それは制御される必要がある3072の個々のLEDの破片または1024 RGB LEDsです!ソフトウェアだけのすべてのLEDsを制御する試みよりもむしろまたはBBBのプログラム可能な実時間単位(PRU)の1つを使用して、私はパターンを発生させ、LEDsを新たになることの頑丈な仕事を扱うのにFPGAを使用するのにCPUを使用することにしました。

    FPGAを使用してLEDsを新たになることはBBB CPUのほぼ100%をパターンを発生させるために私に利用できる残し、200Hzのリフレッシュ レートで12ビット色を実行することを可能にします。200Hzはパネルを撮影するか、または撮影するときリフレッシュ レートを持っていないし、目で見える明滅を走査線が示すことを防ぎます。パネルを60Hzに50だけで新たになるPRUを使用して典型的な12ビット色ソフトウェア実施は新たになります。

    パターンを計算するためにCPUを持っていてよりもむしろ新たになります表示を別の方法で可能ではないかもしれないある幾分複雑なパターンを発生させることを許可します私を放して下さい。今は最も複雑で、最も興味深いパターンは継ぎ目無くPerlinの騒音を輪にしています他のさまざまで抽象的なパターン、生気に満ちたGIFs、テキスト、等は、表示することができます。

    1024のピクセルの50Hzで動く継ぎ目無くPerlinの輪になる騒音は毎秒102,400の3D Perlinの騒音の計算を要求します。コンパイラによる最適化無しの浮動小数点の数学を使用して、これはBBB CPU周期を通ってすぐに燃えます。私がArduinoのような小さい埋め込まれたプロセッサを使用してパネルを新たになるように試みましたありました私はに利用できるCPUの帯域幅をこの複雑なパターンを計算し、表示を新たになってもらわなかろう。

     

    このプロジェクトを造るためには、私はXilinxスパルタ式の6 LX9 FPGAの標準的なBeagleBoneの黒SOC板、ValentFX LogiBone FPGA板、SparkFunからの32×32 RGB LEDのパネル、およびPololuのロボット工学からのあるジャンパー線を使用しました。LogiBone FPGA板はKickstarterのキャンペーンによって得られたベータ単位でした。FPGAを造り、模倣するために、私はXilinx自由なWebPack用具を使用しました。自由で、Xilinx WebPack用具は道楽者(またはだれでも造る小さい設計)模倣することを可能にし、そして選り抜き一組のXilinxの装置のための場所そしてルート コード総合し、地図を描き。

    シミュレーションについて話して、それをして下さい!私が私がそれに荷を積んだ但し例外としては私は左から右の代りに表示にRGBデータに右から左に与えることからの表示の鏡像がありました働いたFPGA板一番最初に荷を積んだ一番最初のビット ファイル。私は順序を逆転させ、別のsimを動かし、そして別の部分を造りました。ビンゴ。二番目に試み。完全さ。

    すべてを造り、働くためにすべてを得て私がプロジェクトの短いビデオ デモンストレーションを作った後、BeagleBoneの黒、LogiBone FPGA板およびLEDのパネルとのだれでも結果をいかにで複製できるか完全な個人指導を書きましたりそしてgithubにすべての必須コードおよびファイルをアップロードしました。リンクはコード、個人指導およびビデオに次あります。

    導入

    このプロジェクトでは、私達はLogiBone FPGA板のXilinxスパルタ式の6 LX9 FPGAを使用しているBeagleBoneの黒板にSparkFunまたはAdafruit 32x32 RGB LEDのパネルをインターフェイスさせます。このプロジェクトのためのハードウェアはLogiBone FPGA板に比較的容易な構造物ちょうど16のデータ信号接続しますLEDのパネルをです。このプロジェクトの複雑さはRTLおよびソフトウェアに大抵あります。

     

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    LogiBone FPGA板に接続される任意きらめくパターンが付いている図1. RGB LEDのパネルおよび他のサンプルはイメージにパネルをはめます。

    必須ハードウェア

    次のハードウェア項目は要求されます:

    • SparkFunまたはAdafruit 32x32 RGB LEDのパネル
      このパネルは32x32マトリックスで整理される1024のRGBをLEDs含んでいます。コラムはシフト レジスタの多数セットを使用して運転され、列は4ビット住所デコーダーを使用して、2列、一度に運転されます。パネルは1/16th使用率で運転され、イメージを表示するために絶えず新たにならなければなりません。

    • BeagleBoneはUSBまたは+5VDCの電源が付いているCPUボードを黒くします
      それのためのBeagleBoneの黒のCPUボードそして+5VDCの電源を必要とします。。、中心肯定的なACアダプター板にあなたのコンピュータかUSB力のアダプターから動力を与えるか、または別の+5VDC、2.1mm I.Dを使用するのにUSBケーブルを使用できます。

    • LogiBone FPGA板
      FPGA板はXilinxスパルタ式の6 LX9 FPGAを含んでいます。FPGAは32の18kbitブロックのラムを含んでいます。私達はフレーム・バッファとしてパネルに表示されるべきRGBピクセル価値を保持するのにブロックのラムの2つを使用します。LEDのパネルに接続するのにDigilentの2つのPMOD互換性があるコネクターが使用されます。

    • 表示にFPGAを接続するジャンパー線またはPMOD表示アダプタ ボード
      最初に、私はパネルを接続するのに男性女性のジャンパー線を使用しました。これは私が表示と含まれていたリボン・ケーブルを使用しないでLED表示パネルにLogiBone FPGA板を直接接続することを可能にしました。男性に男性のジャンパー線があればただ、ジャンパー線の表示端の男性ピンに接続するためにアダプターとして表示と含まれていた16位置のリボン・ケーブルを使用する必要があります。
      大いによりきれいな、長期解決はから表示の入力コネクターこの板およびへの関係をLogiBone FPGA板するためにLEDのパネルと含まれている16位置のリボン・ケーブルを使用することです。私はまたFPGAを接続し、一緒にパネルをはめるのにprecrimped末端ワイヤーおよびハウジングを使用しました。私はに挿入し、表示のデータ コネクターから取除くためにたくさんの力必要な2x8ハウジングのコネクターに取付けられていたときこの解決をのでprecrimped末端ワイヤー好みませんでした。

    • +3.3Vの電源、2.0A体言、4.0Aピーク
      正常運営の間に、表示は流れの2Aについて最高で引きます。表示される全白のパターンとの新たにを「停止すれば」ついている2列は3.8Aについて引きます。小さい3.3Vの3.0Aねずみを捕る猫からのこの1のようなデスクトップの電源は正常運営の間に十分です。このアダプターを使用にあなたのownIEC60320 C13の電源コードに供給する必要があります。
      これらのパネルはまた3.3Vの代りに+5Vから動かすことができます。+3.3Vの代りに+5Vから運転されたらより明るい緑、より明るい青およびより少なく赤い白を得ます。また+3.3Vの代りに+5Vでおよび65%についての使用をより多くの力現在の約15%引っ張ります。+5Vの供給を使用したら、偶然表示の出力コネクターにLogiBone FPGA板を接続しないように余分に気を付けて下さい。

    • 女性DCのバレルのジャッキのアダプター(任意)
      女性DCのバレルのジャッキのアダプターはもっと簡単にしまパネルを大いに電源に接続します。アダプターがなければ、熱収縮電源と導かれたパネル間の関係常に切れ、接続し、はんだ付けしことができます。

    必須ソフトウェア

    • LogiBone logibone__dm.koの穀粒のモジュールおよびlogi_loaderとのValentFX標準的なLogiBone Ubuntuの造り
      ここにSDカードにデフォルトのLogiBone Ubuntuのイメージを取付ける指示をダウンロードし、続いて下さい
    • Xilinx ISE WebPackソフトウェア
      (困難なピクセル パターンの計算を助けるべきコプロセッサのような) FPGAビット ファイルをあなた自身造るか、またはより多くのパネルを運転するか、または他の注文の機能性を加えるためにVerilogをカスタマイズしたいと思えば、Xilinx ISE WebPackソフトウェアをダウンロードし、取付ける必要があります。指示はここにあります。ただデフォルトFPGAビット ファイルを使用したいと思えばとぶことができまXilinx ISE WebPackソフトウェアを取付けます。
    • 谷間のLEDのパネルGITの貯蔵場所
      最後に、BeagleBoneのあなたの黒にhttp://github.com/bikerglen/beagleで私のGITの貯蔵場所をクローンとして作る必要があります。この貯蔵場所はFPGA、prebuiltビット ファイルおよびパネルのあるデモンストレーション パターンを表示するためのC++ののためのVerilogのソース コードをソース コード含んでいます。貯蔵場所をダウンロードしか、またはクローンとして作り、そして使用するための指示は後で示されます。

    操作の理論

    このシステムに3つの主要コンポーネントがあります:LEDのパネル、FPGAコードおよびC++コード。私達をこの3つの主要コンポーネントのそれぞれを詳しく検査することを許可して下さい。

    LEDのパネル

    LEDのパネル ハードウェア

    LEDのパネルは32列および32のコラムのマトリックスで整理される1024のRGBをLEDs含んでいます。各RGB LEDは単一のパッケージで一緒に組み立てられる別の赤く、緑、および青LEDの破片を含んでいます。表示は2つの半分に水平に細分されます。上の半分は32のコラムおよび16列から成っています。最下の半分はまた32のコラムおよび16列から成っています。

    表示のコラムは1組の運転者につき運転され、表示の列は運転者の別のセットによって運転されます。LEDを照らすためには、そのLEDのコラムそして列両方のための運転者はつかなければなりません。LEDの色を、赤いのは変えるためには、緑は、および各LEDのパッケージの青チップそれぞれ制御され、自身のコラムの運転者があります。下の図2は表示のコラムおよび列の運転者構成の図式的な表示です。

     

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    図2. RGB LEDのパネルのコラムおよび列の運転者構成。

    パネルは6組のコラムの運転者を含んでいます;表示の上の半分のための3および底のための3。各運転者に32出力があります。表示の上のための3人の運転者は赤いの、緑、および列0にパネルの15のLEDsの32のコラムのそれぞれの青チップを運転します。表示の底のための3人の運転者は赤いの、緑、および列16にパネルの31のLEDsの32のコラムのそれぞれの青チップを運転します。

    運転者のそれぞれに図3.で下記に示されているようにシリアル データの入力、削除の入力、シフト レジスタおよび平行出力記録があります。シリアル データの入力のデータはSCLK信号を使用してシフト レジスタに移ります。データの全体の列がシフト レジスタに移った後平行出力記録にシフト レジスタからピクセル データの列を移す、掛け金信号は使用されます。少し出力に記録は『1"であり、削除の入力は、そのコラムのための運転者可能になりますdeasserted;さもなければ、運転者は消えます。データは表示の右の端から表示の左の端への移ります。すなわち、移った最初のビットは表示の左の端に表示され、移った最後のビットは権利に表示されます。

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    R0データ入力およびトップ半分の赤いコラムの出力のための図3.コラムの運転者操作。これらのシフト レジスタの2つもっとおよび最下の半分の赤く、緑、および青のコラムのための底にもっと3がトップ半分の緑および青のコラムのための表示の上にあります。

    表示の上の半分のための赤く、緑、および青のコラムの運転者はR0、G0およびB0データ入力にそれぞれ付します。表示の最下の半分のための赤く、緑、および青のコラムの運転者はR1、G1およびB1データ入力にそれぞれ付します。32ビット運転者の6つはすべて共通SCLK、掛け金および空白信号を共有します。

    列は4つの住所ビットおよび住所デコーダーを使用して運転されます。列の運転者への50セントの住所入力は解読され、その住所に相当する2人の列の運転者はつきます。A [3:0] 0のとき、0を漕ぎ、表示の16はつきます。A [3:0] 1のとき、1つを漕ぎ、表示の17はつきます。このパターンはA [3:0] 15続け、15を漕ぎ、である31はつきますまで。

    列に加えておよびコラムの論理および運転者、表示に削除の入力があります。この入力はコラムの運転者に多分接続されます。削除信号が主張されるとき、ピクセルすべては消え、表示は黒いです。削除信号がdeasserted場合、演説された列およびコラムは運転され、対応するピクセルは照らされます。明滅および不明瞭さなしでイメージを表示するためには、これらの信号すべてはパネルを運転した場合使用され、きちんと配列されなければなりません。

    パネルの運転

    表示は多重型になり、1/16th使用率があります。これは表示の上の半分の16からの複数の列および表示の最下の半分の16からの1列がすぐに照らされないことを意味します。なお、LEDはオン/オフであるただ場合もあります。LEDのための列そしてコラムが両方つけば、LEDは照らされます;さもなければ、LEDは消えています。

    イメージを表示するためには、全体のLEDのパネルは明滅しないで連続的なイメージを表示するには現われるように十分に速くスキャンされなければなりません。異なった色および異なった明るさのレベルを、各LEDのパッケージ内の赤く表示するためには、緑、および青LEDの破片の明るさは各LEDの破片によってが単一の内でオン/オフ新たになる周期がである時間の変化によって調節されなければなりません。

    3つのビット每ピクセル色(赤のための1ビットを使用する場合の表示を新たになるのに使用される基本プロセス;緑のための1ビット;そして青のための1ビットは)次です:

    1. 上のコラムの運転者に列0のピクセル データおよびR0、G0、B0、R1、G1およびB1データ入力およびSCLKの転位の刻時信号を使用する最下のコラムの運転者に列16のピクセル データを移して下さい。
    2. 表示を消す削除信号を主張して下さい。
    3. 住所を0に入れられて置いて下さい。
    4. 掛け金信号を使用してコラムの運転者の出力記録にコラムの運転者のシフト レジスタの内容の掛け金を降ろして下さい。
    5. Deassert列0および16を表示する削除信号。
    6. 固定時間を待って下さい。
    7. 組の表示の列のそれぞれのためのプロセスを繰り返して下さい。
    8. 全体のプロセスを明滅を防ぐ毎秒少なくとも100から200回繰り返して下さい。

    上記のプロセスはLED色ごとの1ビットを使用します。これは8つの可能な色を与えます:黒;赤い、緑原色および青;青緑色、マゼンタ加色法三原色および黄色;そして白。

    より多くの色および明るさを表示することは上記の技術を変更されます2進化調節を使用するために水平にします。2進化調節では、各ピクセルはピクセルごとの色ごとにシングル・ビットより多くを使用して管理されています。時間は各々の赤く、緑、および青LEDの破片それから比例して変わりますピクセルの三原色のカラーコードにあります。

    2進化調節では表示を新たになるために、次のプロセスは行われます:

    1. 各ピクセルのコラムの運転者への列0および16のための三原色のカラーコードのビット ゼロを移して下さい。
    2. 表示を消す削除信号を主張して下さい。
    3. 住所を0に入れられて置いて下さい。
    4. 掛け金信号を使用してコラムの運転者の出力記録にコラムの運転者のシフト レジスタの内容の掛け金を降ろして下さい。
    5. Deassert列0および16を表示する削除信号。
    6. 、N.時間を待って下さい。
    7. 同じ列の色データの次の高位ビットのための上記のプロセスを繰り返して下さい。ステップ6では、前の遅れ時間を2倍の待って下さい。各々の連続的なビットを表示した後遅れ時間を倍増する色データの各ビットのためのこのプロセスを繰り返して下さい。
    8. 組の表示の列のそれぞれのための上記のプロセスを繰り返して下さい。
    9. 全体のプロセスを明滅を防ぐ毎秒少なくとも100から200回繰り返して下さい。

    実際の実施で、ステップ1のシフト レジスタにピクセル データを移すプロセスが通常ステップ6.の待ち時間の間に行われることに注目して下さい。

    薄暗くなる全体的な表示は削除信号が主張されるまたは、例えばN.は100%の代りに75%の明るさの表示で削除信号25%を主張する待ち時間の期間の内にdeasserted早く起因します時間の変化によって行うことができます。全体的な薄暗くなることの間に、待ち時間自体が短くされないし、延びないことに注目して下さい;普通あるより先に主張される削除信号だけ変更されます。

    FPGA

    FPGAはLEDのパネルにBeagleBoneの黒CPUで動くC++パターン世代別ソフトウェアをインターフェイスさせます。FPGAは全体のLEDのパネルを毎秒新たになるために必要な重い持ち上がることを約200回します。これはBeagleBoneの黒CPUをパターンを発生させ、他の仕事を行うこと自由去ります。

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    図4. FPGAの主要な機能ブロックのブロック ダイヤグラムを含むシステムのブロック ダイヤグラム。

    上のBeagleBoneの黒の図4に示すように動くソフトウェアはパターンを発生させます。これらのパターンはチタニウムSOC GPMCバスを使用しているLogiBone板のFPGAに与えられます。これらのパターンはディスプレイ バッファとして役立つデュアル ポートの記憶に書かれています。最後に表示制御装置はデュアル ポートの記憶からパターンを読み、表示にデータを移し、そしてイメージを表示するために必要とされるに応じて列の運転者を可能にします。全体のプロセスは約200回毎秒繰り返され、BeagleBoneの黒のCPUからの相互作用なしで12ビット色の32 x 32 RGBのイメージを発生させます。

    GPMCインターフェイス

    チタニウムSOCに一般目的の記憶コントローラーと呼ばれる(GPMC)プログラム可能な記憶インターフェイスがあります。このインターフェイスは非常に適用範囲が広いです。それは同期両方で作動でき、非同期モード機構およびバス タイミングは10ns増分でプログラム可能です。GPMCバスがBeagleBoneの黒のソフトウェアからLogiBone板のFPGAにピクセル データを移すのに使用されます。

    私達のシステムでは、GPMCは非同期の、多重型にされた住所/データ モードで作動するために形成されます。このモードでは、住所およびデータ・バスは両方広く16ビットです。これは全体の12ビット ピクセルが書きます操作をBBBのCPUから単一のLogiBone板のFPGAに移るようにします。、多重型にされた運営方法は非同期、GPMCのより多くの情報のためにAM335x ARM® Cortex™-A8マイクロプロセッサ技術的な文法書のセクション7.1.3.3 .10.1.1を見ます。

    私はFPGAでLogiBoneの標準的なプロジェクトよりGPMCバスにインターフェイスするのにわずかに異なる回路を使用しています。それは在庫VHDL回路より少し遅いですが、それぞれがGPMCバス上のCPU作成する丁度1つを書くストロボ脈拍をからFPGAの中の記録インターフェイスに書くことを保証します。それは標準的な回路よりわずかに遅いので、変更されたバス タイミングおよびこうして注文装置木の組み立てファイルを要求します。図5下のショーFPGAへの書を行う変更されたGPMCインターフェイスを使用してバス タイミング。図6下のショーFPGAから読まれる行う変更されたGPMCインターフェイスを使用してバス タイミング。

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    変更されたバス タイミングを使用してGPMCターゲットへの書の図5.シミュレーション。

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    変更されたバス タイミングを使用してGPMCターゲットから読まれるの図6.シミュレーション。

    GPMC_ADVN信号の上昇端で読まれてまたは住所を掛け金を降ろされます一時的な保持レジスターに書き、書データはGPMC_WEN信号の落ちる端の自身の一時的な保持レジスターにlatached。これは時計としてGPMC_WENのデータ信号のGPMC_ADVNそして逆にされた版を使用して要求します。厳密には、時計としてデータ信号を使用して総体です。それは実際にとても総体、Xilinx用具発生させますこの条件のための間違いをです。しかし続けるために影響を受けた網および力の統合のためのUCFファイルの例外を置くことができます。それは大いによりよく同期モードでGPMCを使用するためにですが装置木を更に変更する方法を私はインターフェイス、シミュレーションのための同期GPMCバス モデルの同期版を造るには時間があり学ぶまでこの技術はFPGAのために十分によいです。

    住所の掛け金を降ろすことに加えて保持レジスター、GPMC_CSN、GPMC_WENにデータ値を書けば、GPMC_OENの制御信号はFPGAの100MHzの時計の範囲に登録され、持って来られます。一度FPGAの時計の範囲で、WENおよびOEN信号はCSN信号とゲートで制御され、検出するために検出される端はGPCMターゲットに書き、GPMCターゲットから読みます。読まれてFPGAの100MHzの時計の範囲の記録にまたは検出され、住所の内容書きますデータ保持レジスターを捕獲されます書きます時。

    GPMCバスを対標準的な装置木の組み立てファイル減速する主な理由は信号の端がFPGAの100MHzの時計の範囲で検出できることを保証するためにこれらの制御信号のそれぞれが少なくとも30nsに低くまたは高いこと時間を伸ばすことでした。これはまた住所およびデータがFPGAの100MHzの時計の範囲で時間を記録される住所およびデータ記録ことをにそれらの記録の内容を動かす前に自身の保持レジスターで安定していることを保証しました。

    GPMCターゲットの出力は私が遅いバスを呼んでいることバスです。遅いバスはFPGAの記録インターフェイスにGPMCターゲットを接続します。図7ショーは例遅いバス操作を書きます。図8は例に遅いバス読込み操作を示します。

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    遅いバスの図7.シミュレーションは書きます。

    書がGPMCバスに起こる度にsb_addr、sb_wrおよびsb_wr_dataは単一100MHzクロック パルスのために丁度有効です。記録インターフェイスは主張されるsb_wrを見るときsb_addrで記録にsb_wr_dataを書きます。

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    読まれる遅いバスの図8.シミュレーション。

    読まれるGPMCバスに起こる度にsb_addrおよびsb_rdは単一100MHzクロック パルスのために丁度有効です。記録インターフェイスはそれから主張されるsb_rdが非常に次の時計サイクルのsb_rd_dataバスの住所sb_addrで記録の価値を戻さなければならないことを見ます。

    記録インターフェイス

    記録インターフェイスはFPGA Verilogの最高レベルで実行されます。記録インターフェイスはソフトウェアがFPGAの持っている意見を定義します。表1の下のリストFPGAの記録。

    FPGAの住所 BBB SOCの住所 名前 記述
    0x0000 0x0000 R/WテストReg 1 読み書きテスト記録。この記録に価値を書いて下さい。リターン前に文書による価値を読みます。
    0x0001 0x0002 R/WテストReg 2 読み書きテスト記録。この記録に価値を書いて下さい。リターン前に文書による価値を読みます。
    0x0002 0x0004 R/WテストReg 3 読み書きテスト記録。この記録に価値を書いて下さい。リターン前に文書による価値を読みます。
    0x0003 0x0006 R/WテストReg 4 読み書きテスト記録。この記録に価値を書いて下さい。リターン前に文書による価値を読みます。
    0x0004 0x0008 読み取り専用テストReg 1 読み取り専用テスト記録。帰りのハードコード価値を読みます。返される値についてはRTLを見て下さい。
    0x0005 0x000a 読み取り専用テストReg 2 読み取り専用テスト記録。帰りのハードコード価値を読みます。返される値についてはRTLを見て下さい。
    0x0006 0x000c 読み取り専用テストReg 3 読み取り専用テスト記録。帰りのハードコード価値を読みます。返される値についてはRTLを見て下さい。
    0x0007 0x000e 読み取り専用テストReg 4 読み取り専用テスト記録。帰りのハードコード価値を読みます。返される値についてはRTLを見て下さい。
    0x0008 0x0010 ディスプレイ バッファのアドレス・レジスター このレジスタ・セットにディスプレイ バッファの住所ポインターを書きます。ディスプレイ バッファの住所ポインターは変更されるディスプレイ バッファの記憶の位置をピクセル価値がディスプレイ バッファ データ記録に書かれているとき指します。記憶のピクセルの整理についてはこの文書のディスプレイ バッファ セクションを見て下さい。
    0x0009 0x0012 ディスプレイ バッファ データ記録 ピクセル価値をこの記録に書いて住所でディスプレイ バッファの住所ポインターによってを指されるディスプレイ バッファにピクセル価値を書きます。それぞれが書いた後、ディスプレイ バッファの住所ポインターは1つによってディスプレイ バッファの次のピクセルで指すために増加します。
    0x000a 0x0014 ディスプレイ バッファの選り抜き記録 0は表示に緩衝0を選びます;1つは表示に緩衝1を選びます;緩衝が現在表示されているリターンを読みます。

    テーブル1. FPGAの記録。

    ディスプレイ バッファ

    ディスプレイ バッファは非同期読まれるとデュアル ポートの記憶として形成される実行されたusinxのXilinxのブロックのラムで、港を書きます。最初のRAMは表示の上の半分のためのディスプレイ バッファ0および1を含んでいます。第2 RAMは表示の最下の半分のためのディスプレイ バッファ0および1を含んでいます。表示半分のそれぞれ含むために記憶を構成することは列16に31のピクセルが記憶から読まれること列0に15のピクセルを読まれるべき厳密ので記憶から同じ時計可能にします。

    ディスプレイ バッファ0は住所0x0000にあります。ディスプレイ バッファ1は住所0x0400にあります。各ディスプレイ バッファは32のコラムの32列として整理される1024の12ビットRGB価値を含んでいます。各ディスプレイ バッファの中では、トップ左ピクセルはオフセット0x3ffでオフセット0で、底右のピクセル貯えられます貯えられます。ビット4にピクセル オフセットの0は表示の左端のコラムのピクセルのための0x00です;ビット4にピクセル オフセットの0は右端のコラムのピクセルのための0x1Fです。

    ピクセルは12ビットRGB価値として記憶で貯えられます。これらの価値は貯えられた右justiifiedです。ビット11に8は赤いピクセル レベルです、ビット7に4は緑のレベルであり、ビット3に0は青いレベルです。

    表示運転者

    表示運転者は記憶からのピクセル価値を読みましたり、表示にこの文書の操作セクションの理論に記述されているように2進化調節を実行するためにそれらの価値、および表示の列によって周期を要求に応じて移します。表示運転者は状態マシンとして実行されます。各州は新たにプロセスのステップを実行します。そのステップが完全なとき、状態マシンはプロセスの次のステップに動きます。

    制御のための図9下のショーのシミュレーションの波形および表示データの3列の価値のためのデータ出力。基本プロセスは表示、前に移されたデータの掛け金を消すことで列を選び、unblank表示、ピクセル データの次のセットの転位、次に切れるために待っています更新のタイマーを更新します。これは4回各列のための繰り返されます。削除の出力を検査すれば、低い期間が各表示列のための出力期間内の3回を倍増することに気づきます。これは各ピクセルの強度を変えるのに2進化調節を使用した結果です。

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    表示データ出力の関係のための図9.シミュレーションの波形。

    ソフトウェア

    デモンストレーション ソフトウェアはFPGAと伝達し合うのに/dev/logibone_mem装置を使用します。この装置のための運転者はLogiBone標準的なUbuntuのイメージの部分であり、loadable穀粒モジュールはLEDのパネルのためのGitHubの貯蔵場所に含まれている変更された装置木の組み立てのシェル・スクリプトによって取付けられています。(以下のセクションのこの主題の多く。)この運転者はGPMCを使用してBBB CPUのアドレス空間の部分にFPGAの記録の地図を描きます。GPMCはCPUのアドレス空間に普通記憶の地図を描きます。私達のFPGAがGPMCバスに記憶のように見えるので、記録はCPUのアドレス空間に地図を描くもことができます。かなり涼しい。SPI、I2C、等無し;ちょうど並列アクセスはCPUとFPGA間の絶食します。この記憶地図を描かれたスペースはCライブラリの開いた関数呼出しを使用して/dev/logbone_mem装置を開けることによってpreadおよびpwriteのCライブラリの関数呼出しを使用してFPGAに記録にそれからアクセスすることができ、行うことができます読み、そして書きます。

    下の図10はデモンストレーションのソフトウェア スタックのブロック ダイヤグラムです。デモンストレーション ソフトウェアでは、本管は/dev/logibone_mem装置を開け、完全に黒いと満たし、グローバル バッファの記憶、gLevelsをそして次に表示およびゆとりにグローバル バッファを書くためにWriteLevelsを表示呼びます。一度表示は、主関数instantiates放射の円、perlinの騒音、またはcolorwashのサブクラスのようなパターン/生気のサブクラスを取り除かれます。このサブクラスは一般的なパターン ベース クラスから得られます。

    一般的なパターン ベース クラスは発生するためにパターンの高さそして幅を置くのにコンストラクターを使用します。派生クラスは自身のコンストラクターに自身の議論を加えるかもしれません。ベース クラスにまたどの実行しなければ派生クラスでもならない2純粋な事実上のメンバーの機能、initおよび次があります。init機能はパターンをはじめて表示されるために準備します。それはパターンの開始に普通状態情報をリセットします。次の機能はパターンの次のフレームを計算し、全体的なgLevelsの緩衝にそのフレームを書きます。

    本管はパターン サブクラスをinstantiated後、サブクラスのinitのfuncitonを呼びます。本管はそれから50Hzで実行し、寢るタイマーを取付けます。タイマーが切れるとき、タイマーの扱う人機能は呼ばれます。FPGAの次の利用できるディスプレイ バッファにgLevelsに前に計算されたフレームを書くタイマーの扱う人の関数呼出しWriteLevelsはそのディスプレイ バッファの能動態を作り。FPGAのディスプレイ バッファに行われますこの文書の記録Interfacesectionで文書化される記録を使用して書きます。

    WriteLevelsが完了した後、タイマーの扱う人の関数呼出しパターンの次のメンバー機能。次の機能は生気の次のフレームを発生させましたり、gLevelsに、そしてWriteLevelsの呼出しリターンなしでそのフレームを書きますタイマーの扱う人はそれからタイマーが切れる時次にまで眠ります。callingnextの前のWriteLevelsの呼出しによって、表示されたフレーム間の時間は実行するために取る時間がフレームの間で変わっても変わりません。

    滑らかに動くべき生気のためにタイマーの扱う人機能はタイマーが次に切れる前に実行を完了しなければなりません。これは生気の各フレームが計算に20msをより少しにより大体取らなければならないことを意味します。

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    図10.デモンストレーションのソフトウェア スタックのブロック ダイヤグラム。

    ハードウェアの接続

    表示は+3.3Vの電源へのLogiBone FPGA板へのデータ接続および電源接続だけ作動するように要求します。これらの関係は次セクションで詳しく述べられます。

    表示データ接続

    図11下のリストPMODのコネクターと表示のデータ入力のコネクター間の関係。16の関係をLogiBone板と表示パネルの間で合計させます必要があります。これらの13はデータ接続です;これらの3つは地面です。ジャンパー線かPMODに表示アダプタ ボードを使用できます。ジャンパー線を使用すれば、配線は図12のような何かを見ます。アダプタ ボードによって、それは図13のような何かを見ます。二重列ヘッダーが普通番号が付いているとことにPMODのコネクタ ピン別様に番号を付けられる注目して下さい。

    64 x 64ピクセルP2.5 P3 P4リボン・ケーブルを使用しないで屋内フル カラーのLED表示モジュール

    図11. PMODのコネクタ ピンの出口、PMODのコネクターおよび表示入力コネクターおよび表示コネクタ ピン間の関係。

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    図12。LogiBone FPGA板はジャンパー線を使用してRGB LEDのパネルに接続しました。

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    図13。LogiBone FPGA板はPMODに表示アダプタ ボードを使用してRGB LEDのパネルに接続しました。

    表示電源の関係

    データ信号が接続されたら、表示への電源の関係をして下さい。図14下のショー基本原則。DCのバレルのジャッキのアダプターを使用して、電源の肯定的なターミナルをワイヤー馬具の赤いワイヤーに接続し、ワイヤー馬具の黒いワイヤーに電源の否定的なターミナルを接続して下さい。表示にワイヤー馬具を接続する前に、関係の極性を確認するのにボルトのメートルを使用して下さい。極性を確認したら、力を切り、表示にワイヤー馬具を差し込んで下さい。

    私はワイヤー馬具に私はより大きいプロジェクトでそれらを必要としないことをことを私が確かめるまで私がより大きいプロジェクトで表示を使用することで計画し、それらを取除きたいと思わないので踏鋤ラグナットを残しました。去れば踏鋤は他のどの電子工学に、注意しますそれら偶然急に余りに力まかせに引きます。確実であるために電気テープとのそれらをちょうど包みたいと思うかもしれません。踏鋤コネクターを必要としないし、ほしいと思わなかったら、それらを断ち切ること自由に感じ絶縁材のワイヤーを離れて少し除去し、そしてDCのバレルのジャッキのアダプターにそれらを直接接続して下さい。

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    図14。電源を女性DCを使用してRGB LEDのパネルに接続してジャッキのアダプターを突進して下さい。

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